突破3D集成技术，开启高性能计算的新篇章

来自 实验室仪器网

使用垂直堆叠架构开发了一种用于3D集成芯片的新电源技术，其中处理单元直接位于动态随机存取存储器（DRAM）堆栈上方。

这种方法以高速粘合和先进胶粘剂技术的关键创新为后盾。这些发展共同满足了高性能计算不断增长的需求，特别是对高内存带宽、低功耗和最小电源噪声的需求。

从电视和笔记本电脑等日常电子产品到智能手表，半导体已经推动了数十年的进步。这种增长在很大程度上是由芯片制造和封装的持续进步推动的。然而，在人工智能和计算密集型应用程序时代，现有解决方案仍然无法提供所需的速度和能效。

传统的系统级封装（SiP）设计，其中芯片以二维布局并排放置，使用焊料凸块、表面缩放和性能限制。为了克服这些问题，日本东京科学研究所（ScienceTokyo）的研究人员引入了一种新的2.5D/3D集成概念，称为BBCube™.为了从概念到实施，该团队开发了三种支持技术，最近在5月27日举行的2025年IEEE第75届电子元件和技术会议（ECTC）上展示了这些技术th至30th.

在特聘教授的领导下，综合研究所功能集成部门的团队首先解决了焊接互连的限制。

他们开发了一种使用喷墨打印和选择性胶粘剂涂层的正面朝下的晶圆上芯片（COW）工艺，能够将各种尺寸的芯片精确顺序粘合到300毫米华夫格晶圆上。结果是紧凑的10μm芯片间距和不到10毫秒的超快安装时间。

在华夫饼晶圆上制造了30,000多个不同尺寸的芯片，实现了更高的键合速度，而不会出现任何芯片脱落故障。

为了支持这种高速COW工艺，该团队解决了堆叠超薄晶圆所固有的热稳定性挑战。他们设计了一种新型胶粘剂“DPAS300”，具有有机-无机混合成分。DPAS300专为COW和晶圆对晶圆（WOW）工艺而设计，在测试中表现出优异的附着力和耐热性。

为了进一步推动，研究人员实施了3DxPU-on-DRAM架构，并通过新的配电框架进行了增强。这包括在逻辑层和存储层之间嵌入电容器，在晶圆上重新分配电气路径，以及在晶圆通道和DRAM划线中插入硅通孔（TSV）。

这些创新将数据传输所需的能量降低到传统系统的五分之一到二十分之一，同时还将电源噪声抑制到50mV以下，并强调了这种3D堆栈计算架构的优势。

总的来说，这些创新代表了下一代计算系统芯片集成向前迈出的重要一步。

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